Re: [心得] 運用 Chrony 對時工具提升音訊品質

原文恕刪 以下簡易解釋優化front end， 的DATA或是CLK是相對比較無效益的， 如有錯誤再請高人補充或改正， 另外關於介面傳輸干擾，包含PG noise，crossing talk ，ISI，SSO，GND bounce ，PSR R問題先不在此列。 如下圖截至ESS提出的原理 左邊紅圈為CDR/DPLL 因介面傳輸有非理想效應， 這些傳輸不佳訊號不能被直接數位電路使用， 所以需要重整DATA， 右邊為OSC 或是本地CLK 專門給DAC cell使用， 當CLK正或負源觸發後將DATA送給DAC， *OSC物理電器特性是一個固定低頻高性能的CLK 故我們知道最終決定抖動性能就是這個本地CLK，前端很差或是被DIGITAL PHY暫存都只是 被看作latency 的表現不影響最終性能，其他類比干擾暫不在此討論。 https://i.imgur.com/JgIngMU.jpg 這時有人會說DATA錯了怎辦？ 通常晶片內有digital PHY或是controller 如果DATA效能差到規格外，搞得PHY神經了，是會解不出來或是time out，聲音是打不出 來的。 內部數位的過程因為設計時晶片EDA tool都會評估DATA 跟CLK的skew故可以放心，如果真 有問題量產晶片測試時會被刷掉不會流到消費者端。 以下兩圖是市面上販賣的主機板內建以及外接USB DAC 晶片的data sheet ，紅圈所示為 這個原理的實踐 https://i.imgur.com/7XIGNUe.jpg https://i.imgur.com/IW2N5Bg.jpg 感謝板上先進，如有錯誤再請板上先進修正 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.137.239.156 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Audiophile/M.1689237197.A.AFE.html