[請益]TSMC 180nm Bandgap 後模擬問題

小的第一次發文若排版或說明上有缺失，還請大家見諒~ 目前以TSMC 180nm進行bandgap的模擬與layout，在後模輸出結果有問題想誠心請教版上 大大們。bandgap使用的架構https://i.imgur.com/sG0s8mL.jpg 下圖是完整佈局圖，由於電阻阻值很大，佈局佔得面積也很大。 https://i.imgur.com/RfDFEAP.jpg 所以另外放大擷取電阻以外的電路佈局圖，如下圖。 https://i.imgur.com/HHSunFq.jpg 那最後這是後模擬LPE跑rc的結果，VREF為其電路輸出。 (左:前模擬 右:後模擬) https://i.imgur.com/vqJGMtw.jpg 目前採取了一些作法測試: (1)調整了mosfet和BJT的佈局走線寬度。 (2)此架構有3顆deep n-well的nmos，以deep n-well佈局，LVS卻認不到mos元件。改 只圍一圈p guard ring，LVS卻會過。這點我覺得很奇怪，所以我先將deep n-well 的 NMOS body接地去驗證前模擬及後模擬是否為這3顆deep n-well佈局上差異所造成的問題 ，前模擬輸出為0.9V，後模擬輸出仍幾乎為0。 這問題困擾一陣子了，一直想不到解決辦法，懇請大神們給予意見及方向。謝謝~ -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 140.118.116.63 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Electronics/M.1704358393.A.7AA.html